TSMC dan ASML mengumumkan kolaborasi industri pada 8 September untuk mengalihkan fotomask yang dipakai pada litografi High NA EUV dari format 6 inci saat ini menjadi 12 inci. Tujuannya jelas: menaikkan throughput mesin, menekan biaya produksi chip, dan menghilangkan batasan stitching.
Peta jalannya terbagi dalam tiga tahap. Pada 2030, TSMC berencana menggunakan High NA untuk produksi massal node canggih. Pada 2031, jalur percobaan fotomask 12 inci akan dibangun. Pada 2033, sistem litografi High NA 12 inci ditargetkan masuk ke produksi node canggih.
Apa itu batasan stitching
Titik awal teknisnya adalah bidang eksposur mesin High NA yang setengah lebih kecil dibanding generasi sebelumnya.
Menaikkan aperture numerik ke 0,55 menghasilkan resolusi yang lebih halus, tetapi konsekuensinya area yang bisa dicakup dalam satu kali eksposur berkurang setengahnya. Dampaknya kecil untuk chip seperti SoC smartphone, tetapi jadi masalah nyata untuk akselerator AI yang luas die-nya sering mendekati atau bahkan melampaui batas fotomask: chip harus dipecah menjadi dua bagian, dieksposur terpisah, lalu disambung kembali — proses yang disebut stitching. Stitching menimbulkan kesalahan penyelarasan dan membuat desain maupun yield sama-sama lebih rumit.
Fotomask 12 inci memperbesar area yang bisa dipakai, yang secara efektif mendorong batasan ini lebih jauh. Presiden sekaligus CEO ASML, Christophe Fouquet, menggambarkan jalannya sebagai proses bertahap dalam pengumuman tersebut:
"We expect High NA EUV adoption to gradually increase, first using existing 6-inch masks, followed by further support from 12-inch masks."
Komentar Chairman sekaligus CEO TSMC, C.C. Wei, lebih menyoroti kolaborasi itu sendiri — intinya, ketika industri menggabungkan upaya untuk menyelesaikan masalah yang rumit, hal itu bisa membuka kemungkinan yang tidak bisa dicapai satu perusahaan sendirian.
Bagaimana hitung-hitungannya
Mengganti ukuran fotomask tidak sesederhana mengganti sekeping kaca. Blank fotomask, alat penulisan, peralatan inspeksi dan perbaikan, reticle pod, hingga mekanisme transportasi di dalam mesin — seluruh rantai pasokannya harus dibangun ulang, dan itulah sebabnya jalur percobaan baru diperkirakan siap pada 2031.
Penghematan biaya muncul dari dua sisi. Pertama, biaya desain dan yield yang hilang begitu stitching tidak lagi diperlukan, dan ini paling terasa untuk chip berukuran besar. Kedua, throughput: dengan jumlah eksposur yang sama, area yang tercakup lebih luas, sehingga waktu mesin per wafer berkurang. Berdasarkan informasi yang tersedia saat ini, belum ada angka pasti untuk keduanya — baik ASML maupun TSMC belum memberikan ukuran kuantitatif.
Yang perlu diperhatikan adalah rentang 2030 hingga 2033 (perkiraan kasar dari selisih dua tahap yang disebutkan dalam pengumuman). TSMC mengatakan ingin memakai High NA untuk produksi massal node canggih pada 2030, tetapi saat itu hanya fotomask 6 inci yang tersedia — chip AI berukuran besar harus tetap memakai stitching atau didesain agar menghindari ukuran ini. Saat sistem 12 inci benar-benar masuk ke jalur produksi, tiga tahun lagi akan berlalu. Selama periode ini, struktur biaya chip paling mahal — akselerator untuk pelatihan, base die HBM berkapasitas besar, serta akselerator dengan die berukuran sangat besar — tidak akan berubah akibat kolaborasi ini.
Bagi rantai pasokan domestik China, makna berita ini lebih bersifat tidak langsung. Begitu fotomask 12 inci menjadi konfigurasi standar untuk High NA, ambang batas untuk manufaktur, inspeksi, dan perbaikan fotomask akan ikut naik satu tingkat — sementara proses lokalisasi di segmen-segmen ini sejak awal sudah tertinggal dibanding perhatian yang diberikan pada litografi itu sendiri.
Sumber: siaran pers resmi ASML, CocoLoop, NRC (Belanda); tiga tahapan waktu dan dua kutipan mengacu pada pengumuman ASML, sementara besaran penghematan biaya belum diungkapkan oleh kedua perusahaan.