Ngày 8/9, TSMC và ASML công bố khởi động một chương trình hợp tác ngành nhằm chuyển mặt nạ quang (photomask) dùng cho hệ thống High NA EUV từ khổ 6 inch hiện tại sang khổ 12 inch. Mục tiêu được nêu rõ: tăng năng suất thiết bị, giảm chi phí sản xuất chip và loại bỏ giới hạn ghép nối (stitching).
Lộ trình gồm ba mốc. Năm 2030, TSMC dự kiến đưa High NA vào sản xuất khối lượng lớn cho các node tiên tiến; năm 2031, thiết lập dây chuyền thử nghiệm cho mặt nạ 12 inch; đến năm 2033, hệ thống quang khắc High NA dùng mặt nạ 12 inch sẽ chính thức đi vào sản xuất cho các node tiên tiến.
Giới hạn ghép nối (stitching) là gì
Điểm xuất phát kỹ thuật của câu chuyện này là trường phơi sáng (exposure field) của máy High NA chỉ bằng một nửa so với thế hệ trước.
Khẩu độ số (numerical aperture) tăng lên 0,55 mang lại độ phân giải mịn hơn, nhưng đổi lại diện tích mà một lần phơi sáng có thể bao phủ giảm đi một nửa. Điều này ít ảnh hưởng tới các chip như SoC điện thoại, nhưng lại là vấn đề lớn với các bộ tăng tốc AI vốn có diện tích thường xấp xỉ hoặc thậm chí vượt quá giới hạn của tấm mặt nạ: chip phải được chia làm hai phần, phơi sáng riêng rồi ghép lại với nhau — chính là kỹ thuật gọi là stitching. Việc ghép nối này gây ra sai số căn chỉnh, đồng thời khiến cả thiết kế lẫn tỷ lệ sản phẩm đạt chuẩn (yield) trở nên phức tạp hơn.
Mặt nạ 12 inch giúp mở rộng diện tích khả dụng, tức là đẩy lùi giới hạn này. Chủ tịch kiêm CEO của ASML, Christophe Fouquet, đưa ra trong thông báo một lộ trình mang tính từng bước:
"We expect High NA EUV adoption to gradually increase, first using existing 6-inch masks, followed by further support from 12-inch masks."
Trong khi đó, phát biểu của Chủ tịch kiêm CEO TSMC, ông C.C. Wei, lại tập trung vào ý nghĩa của sự hợp tác: khi cả ngành cùng chung sức giải quyết một vấn đề phức tạp, những khả năng mà một công ty đơn lẻ không thể đạt được sẽ được mở ra.
Bài toán chi phí được tính thế nào
Đổi kích thước mặt nạ không đơn giản như thay một tấm kính. Đế mặt nạ, thiết bị ghi hình, thiết bị kiểm tra và sửa lỗi, hộp đựng mặt nạ (reticle pod), cơ cấu vận chuyển bên trong máy — toàn bộ chuỗi thiết bị phụ trợ đều phải làm lại từ đầu. Đây cũng là lý do dây chuyền thử nghiệm phải đợi đến năm 2031.
Khoản tiết kiệm đến từ hai phía. Một là chi phí thiết kế và tỷ lệ đạt chuẩn được tiết kiệm khi giới hạn ghép nối biến mất — rõ nhất ở các chip lớn; hai là năng suất, khi cùng một số lần phơi sáng bao phủ được diện tích lớn hơn, thời gian máy chạy trên mỗi tấm wafer sẽ giảm. Theo thông tin công khai hiện tại, cả hai khoản này đều chưa có con số cụ thể — cả ASML lẫn TSMC đều không đưa ra mức định lượng.
Điều đáng theo dõi là khoảng ba năm từ 2030 đến 2033 (tính sơ bộ theo chênh lệch giữa hai mốc mà thông báo đưa ra). TSMC cho biết sẽ dùng High NA cho sản xuất khối lượng lớn ở các node tiên tiến ngay từ năm 2030, nhưng lúc đó chỉ có mặt nạ 6 inch để dùng — các chip AI diện tích lớn hoặc phải tiếp tục ghép nối, hoặc phải tránh né kích thước này ngay từ khâu thiết kế. Phải đợi ba năm sau, hệ thống 12 inch mới thực sự đi vào sản xuất. Trong giai đoạn này, cấu trúc chi phí của nhóm chip đắt nhất — card huấn luyện, nền tảng HBM dung lượng lớn, các bộ tăng tốc có die siêu lớn — sẽ không thay đổi nhờ sự hợp tác này.
Đối với chuỗi công nghiệp nội địa Trung Quốc, ý nghĩa của thông tin này mang tính gián tiếp hơn. Một khi mặt nạ 12 inch trở thành cấu hình chuẩn cho High NA, ngưỡng kỹ thuật ở các khâu sản xuất, kiểm tra và sửa lỗi mặt nạ sẽ được nâng lên một bậc, trong khi tiến độ nội địa hóa ở những khâu này vốn đã chậm hơn nhiều so với mức độ được bàn luận sôi nổi quanh bản thân công nghệ quang khắc.
Nguồn tham khảo: Thông cáo báo chí chính thức của ASML, CocoLoop, nhật báo NRC (Hà Lan); ba mốc thời gian và hai trích dẫn lấy theo thông báo của ASML, mức tiết kiệm chi phí chưa được cả hai bên công bố.