台積電與ASML於9月8日宣布發起產業合作，把High NA EUV使用的光罩從現行的6吋規格轉向12吋。目標寫得很明確：提高設備產出率、降低晶片製造成本、消除拼接限制。
時程分三個節點。2030年，台積電計畫把High NA用於先進製程的高量產製造；2031年建立12吋光罩試產線；2033年，12吋High NA微影系統進入先進製程生產。
拼接限制是什麼
這件事的技術起點，是High NA機台的曝光視場比上一代小了一半。
數值孔徑提高到0.55帶來更細的解析度，代價是單次曝光能覆蓋的面積減半。對手機SoC這類晶片影響有限，對面積動輒接近甚至超過光罩極限的AI加速器就不是小事：晶片要拆成兩塊分別曝光再拼起來，也就是所謂的拼接（stitching）。拼接會引入對準誤差，也讓設計與良率同時變得複雜。
12吋光罩把可用面積做大，等於把這道限制往後推。ASML總裁暨執行長Christophe Fouquet在公告裡給出的路徑是漸進式的：
"We expect High NA EUV adoption to gradually increase, first using existing 6-inch masks, followed by further support from 12-inch masks."
台積電董事長暨執行長魏哲家的表述則落在合作本身上，大意是產業合力解決複雜問題時，能釋放單一公司做不到的可能性。
這筆帳怎麼算
光罩換尺寸不是換片玻璃那麼簡單。光罩基板、寫入設備、檢測與修復設備、光罩盒、機台內的傳送機構，整條供應鏈都要重做一遍，這也是為什麼試產線要排到2031年。
省下來的錢分兩頭。一頭是拼接消失後省下的設計與良率成本，這部分對大晶片最明顯；另一頭是產出率，同樣的曝光次數能覆蓋更大面積，單位晶圓的機台工時因此下降。就目前公開的資訊來看，兩邊具體能省多少都沒有數字，ASML與台積電都沒有給出量化口徑。
需要盯緊的是2030到2033這三年（粗算：按公告給出的兩個節點相減）。台積電說2030年就要用High NA做先進製程量產，但那時候只有6吋光罩可用，大面積AI晶片要嘛繼續拼接，要嘛在設計上避開這個尺寸。等到12吋系統真正進產線，已經是三年之後。這段時間裡，最貴的那類晶片（訓練卡、大容量HBM基座、超大die加速器）的成本結構不會因為這次合作而改變。
對中國大陸產業鏈來說，這則消息的意義更偏間接一層。12吋光罩一旦成為High NA的標準配置，光罩製造、檢測與修復這些環節的門檻會跟著抬高一級，而這幾個環節的國產化進度本來就慢於微影本體的討論熱度。
參考來源：ASML官方新聞稿、CocoLoop、荷蘭NRC；三個時間節點與兩處引語以ASML公告為準，降本幅度雙方均未揭露。