台积电与 ASML 9 月 8 日宣布发起产业合作，把 High NA EUV 使用的光掩模从现行的 6 英寸规格转向 12 英寸。目标写得很明确：提高设备产出率、降低芯片制造成本、消除拼接限制。
时间表分三个节点。2030 年，台积电计划把 High NA 用于先进制程的高产量制造；2031 年建立 12 英寸掩模试产线；2033 年，12 英寸 High NA 光刻系统进入先进制程生产。
拼接限制是什么
这件事的技术起点，是 High NA 机台的曝光视场比上一代小了一半。
数值孔径提高到 0.55 带来了更细的分辨率，代价是单次曝光能覆盖的面积减半。对手机 SoC 这类芯片影响有限，对面积动辄接近甚至超过掩模版极限的 AI 加速器就不是小事：芯片要拆成两块分别曝光再拼起来，也就是所谓的 stitching。拼接会引入对准误差，也让设计和良率同时变复杂。
12 英寸掩模把可用面积做大，等于把这道限制往后推。ASML 总裁兼 CEO Christophe Fouquet 在公告里给的路径是渐进的：
“We expect High NA EUV adoption to gradually increase, first using existing 6-inch masks, followed by further support from 12-inch masks.”
台积电董事长兼 CEO 魏哲家的表述则落在合作本身上，大意是行业合力解决复杂问题时能释放单个公司做不到的可能性。
这笔账怎么算
掩模换尺寸不是换个玻璃板那么简单。掩模基板、写入设备、检测和修复设备、光罩盒、机台内的传送机构，整条配套链都要重做一遍，这也是为什么试产线要排到 2031 年。
省下来的钱在两头。一头是拼接消失后节约的设计和良率成本，这部分对大芯片最明显；另一头是产出率，同样的曝光次数覆盖更大面积，单位晶圆的机时下降。按目前公开的信息，两边具体能降多少都没有数字，ASML 和台积电都没有给出量化口径。
需要盯的是 2030 到 2033 这三年（粗算：按公告给出的两个节点相减）。台积电说 2030 年就要用 High NA 做先进节点量产，但那时候只有 6 英寸掩模可用，大面积 AI 芯片要么继续拼接，要么在设计上避开这个尺寸。等到 12 英寸系统真正进产线，已经是三年之后。这段时间里，最贵的那一类芯片（训练卡、大容量 HBM 基座、超大 die 的加速器）成本结构不会因为这次合作而改变。
对国内产业链来说，这条消息的意义更靠间接一层。12 英寸掩模一旦成为 High NA 的标准配置，掩模制造、检测和修复这些环节的门槛会跟着抬高一档，而这几个环节的国产化进度本来就慢于光刻本体的讨论热度。
参考来源：ASML 官方新闻稿、CocoLoop、荷兰 NRC；三个时间节点与两处引语以 ASML 公告为准，降本幅度双方均未披露。