Lors d'un symposium sur les semi-conducteurs à Shanghai aujourd'hui, Huawei a présenté la Tau Scaling Law, un nouveau principe de conception de puces axé sur la vitesse de déplacement des données à l'intérieur de la puce, plutôt que sur la miniaturisation des transistors. L'architecture complémentaire, LogicFolding, réorganise les connexions internes de la puce pour raccourcir les chemins de signaux. La première puce à adopter cette architecture sera la série Kirin, attendue pour fin 2025.
Le Contexte Réel
Les États-Unis restreignent l'accès de Huawei aux machines de lithographie EUV, empêchant l'entreprise de suivre la voie standard des nœuds "X nm → X-2 nm". Une comparaison des nœuds actuels de production de masse stable montre l'écart :
- TSMC : 2 nm (production de masse, 1,4 nm prévu pour 2028)
- Samsung : 2 nm
- Intel : 18A (équivalent à ~1,8 nm)
- Huawei/SMIC : 7 nm
Huawei a environ trois générations de retard. Au lieu d'essayer de rattraper son retard de manière conventionnelle, He Tingbo, président de la division semi-conducteurs de Huawei et chef du projet secret de puces, a fixé un objectif : atteindre une "densité de transistors équivalente à 1,4 nm" en cinq ans. Le mot-clé est "équivalente" — pas en utilisant EUV pour graver du 1,4 nm, mais en atteignant une densité de performance similaire par d'autres moyens.
Qu'est-ce que LogicFolding ?
L'analyste d'Omdia, He Hui, a résumé :
"Plutôt que de dépendre uniquement de transistors plus petits, l'entreprise se concentre sur le raccourcissement des interconnexions, la réduction de la latence et l'amélioration du déplacement des données à l'intérieur de la puce."Cette approche n'est pas nouvelle dans le monde académique — l'empilement 3D, le packaging chiplet et le calcul près de la mémoire explorent des idées similaires. Mais Huawei l'élève d'optimisations ponctuelles à une "loi" — un paradigme pour toutes les conceptions de SoC au cours des cinq prochaines années. He Tingbo a également révélé qu'au cours des six dernières années, Huawei a conçu et produit en masse 381 puces en utilisant ces principes, ce qui signifie que LogicFolding est déjà une méthodologie éprouvée, désormais systématisée et diffusée dans tout l'écosystème.
Kirin comme Premier Test
La série Kirin qui sera lancée à la fin de cette année sera le premier produit à arborer l'étiquette LogicFolding. Les SoC mobiles sont les plus contraints par le triangle puissance, surface et performance, ce qui les rend idéaux pour valider la nouvelle architecture. Si LogicFolding peut raccourcir les chemins de signaux et réduire la consommation d'énergie, les performances pourraient bondir même sur le même processus 7 nm. En cas de succès, la ligne de puces IA Ascend pourrait suivre, élargissant l'impact.
Lien avec DeepSeek
La semaine dernière, DeepSeek a réduit définitivement les prix de l'API V4-Pro de 75 %, rendu possible par la série V4 qui, dès la conception, fonctionne sur Ascend 950, contournant NVIDIA. Si Tau Scaling Law atteint une densité équivalente à 1,4 nm en cinq ans, la prochaine génération d'Ascend pourrait égaler les successeurs de Blackwell de NVIDIA en densité de calcul. Cela permettrait aux grands modèles nationaux comme DeepSeek, Qwen et Zhipu de monter en échelle et de réduire les coûts, atténuant l'anxiété du " fossé matériel " qui a tourmenté l'industrie chinoise de l'IA. Le PDG de NVIDIA, Jensen Huang, a récemment reconnu : "Nous avons vraiment concédé ce marché à eux." Il y a deux ans, une telle déclaration aurait été impensable.
Défis à Venir
LogicFolding fait face à trois obstacles majeurs :
- Outils EDA. La conception de puces avec une géométrie non traditionnelle peut ne pas être prise en charge par les outils existants de Cadence/Synopsys. Huawei pourrait devoir développer les siens ou collaborer avec des entreprises nationales d'EDA — un défi discuté dans l'industrie EDA depuis des années.
- Gestion thermique. Un câblage plus dense augmente la densité thermique. Dans les centres de données à forte charge, un refroidissement efficace est crucial ; sans lui, la densité équivalente à 1,4 nm reste un concept sur des diapositives.
- Économie de production de masse. Huawei n'a pas divulgué les coûts de plaquette, le rendement ou les courbes de montée en puissance pour la densité équivalente. Une démo fonctionnelle est loin d'une expédition à grande échelle.
Huawei a présenté une feuille de route sur cinq ans. Mais la feuille de route elle-même indique que les semi-conducteurs chinois ont trouvé une voie qui ne nécessite pas EUV et la poussent en aval. Le véritable test sera le lancement de Kirin à la fin de cette année — aussi élégante soit l'architecture, en fin de compte, c'est la puce qui parle.
Sources : CocoLoop, China's Huawei reveals chip design breakthrough amid US sanctions (Rappler) ; Huawei reveals chip design breakthrough amid US sanctions (Free Malaysia Today) ; Huawei Unveils Major Chip Design Breakthrough as China Pushes Past US Sanctions (Modern Diplomacy) ; Nvidia says it has 'largely conceded' China's AI chip market to Huawei (CNBC)